MULTIPLICADORES BINÁRIOS EM MICROARQUITETURA RISC-V

Resumo

Os resultados indicam que a inserção das instruções de multiplicação produz efeitos indesejados no desempenho e área dos processadores, devido a maior complexidade das operações. O uso de algoritmos sequenciais, como o multiplicador Shift-Add, resulta em uma menor utilização de elementos lógicos, mas provoca uma significativa redução na frequência de clock do processador. Em contrapartida, os multiplicadores combinacionais como o multiplicador Vedic, apresentam latência inferior, oferecendo melhor desempenho em comparação aos multiplicadores sequenciais. No entanto, eles acarretam um aumento considerável no consumo de elementos lógicos e, consequentemente, na área total do circuito. Trabalhos futuros podem investigar técnicas avançadas de pipelining para integrar instruções que requerem múltiplos ciclos de clock, visando otimizar o desempenho do processador.