ESTUDO DE VIABILIDADE DE IMPLEMENTAÇÃO DE UM SOFTCORE RISC-V MULTI-CICLO EM FPGA

Resumo

Os resultados confirmam a viabilidade de implementação do softcore RISC-V nos dois dispositivos analisados. Em ambas as FPGAs, o consumo de recursos manteve-se baixo (menor que 9% na MAX10 e menor que 3% de LUTs na Artix-7), indicando possibilidade de expansão da arquitetura para adicionar periféricos e ampliar o conjunto de instruções passivel de ser executado. A arquitetura provou-se portável e flexível: foi descrita uma única vez em Verilog HDL e sintetizada no Quartus (Intel MAX 10 10M50DAF484C7G) e no Vivado (Xilinx Artix-7 XC7A50T-3CSG324C), comprovando que o projeto é enxuto e aplicável a diferentes familias. Na MAX 10, o multi-cycle apresentou frequência máxima maior (70,58 MHz vs 49,14 MHz) e menor uso de LEs (6% vs 8%) que o single-cycle. Isso se explica pelo menor caminho critico ao particionar a execução em etapas e pelo reuso de operadores (ALU/somadores), reduzindo a adição de hardware do single-cycle. Na Artix-7, o multi-cycle usou mais LUTs que o single-cycle (2,85% vs 1,38%). Isso é coerente com a arquitetura do CLB da Xilins, que possui cadeias de carry o multiplexadores internos: somadores e parte da seleção são mapeados para esses recursos dedicados (sem "custar LUTs extras), de modo que mais hardware no single-cycle pesa pouco em LUTs, enquanto o multi-cycle aumenta rede de controle para viabilizar o reuso, consumindo LUTs. Além disso, as ferramentas contam recursos de forma diferente (LE = LUT+FF no Quartus; Vivado contabiliza LUTs e FFs separadamente). Equiparando a MAX 10 para LEs combinacionais (4,33%), o consumo se aproxima da Artix-7 (2,85%). Quanto ao desempenho geral, embora o multi-cycle atinja frequência maior, ele executa o conjunto de testes em 69 ciclos, enquanto o single-cycle o faz em 17. Assim, o tempo total do teste foi menor no single-cycle (na MAX 10: 0,35 µs no single-cycle vs 0,98 µs no multi-cycle), evidenciando as vantagens e desempenho de ambas arquiteturas em diferentes métricas. Em suma, o projeto é viável, felxível e escalável. Com a folga observada no consumo, há espaço para evoluir a microarquitetura mantendo custos baixos de implementação nas duas familias.